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Quartus Verilog HDL/FPGA 实现将50Mhz时钟二倍频到100Mhz脉冲信号程序源码

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发表于 2021-12-27 11:20:58 | 显示全部楼层 |阅读模式
main.png
  1. module main(
  2.         input clk,                        //50Mhz 时钟输入
  3.         output out                //100Mhz 二倍频脉冲输出
  4. );

  5. reg Q = 0;
  6. wire CLKx2 = Q ^ clk;
  7. assign out = CLKx2;
  8.         always @(posedge CLKx2) begin
  9.                 Q <= !Q;
  10.         end
  11. endmodule
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