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Quartus Verilog HDL/FPGA 上电瞬间延时指定个时钟周期(指定时间)启动并执行用户程序

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发表于 2022-2-16 20:06:40 | 显示全部楼层 |阅读模式
main.png
  1. module main(
  2.         input clk,                        //50Mhz 时钟输入 Pin17
  3.         output reg led                //LED Pin3
  4. );

  5. integer i;
  6. reg run = 0;
  7. always @(posedge clk) begin
  8.         if(i < 50000000) begin                //延时5000万个时钟周期(1秒)
  9.                 run <= 0;
  10.                 i <= i + 1;
  11.         end else begin
  12.                 run <= 1;
  13.         end
  14. end

  15. integer j;
  16. always @(posedge clk & run) begin
  17.         j = j +1;
  18.         if(j >= 5000000) begin
  19.                 j = 0;
  20.                 led <= !led;
  21.         end
  22. end
  23. endmodule
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