Quartus Verilog HDL/FPGA 实现 74HC238/74LS238 三线 - 八线译码器芯片电路源码

HDL

1. module hc238(        //74HC238
   
2.         input A,                //译码输入 Pin1
   
3.         input B,                //译码输入 Pin2
   
4.         input C,                //译码输入 Pin3
   
5.         input E1,        //片选 Pin4(0)
   
6.         input E2,        //片选 Pin5(0)
   
7.         input E3,        //片选 Pin6(1)
   
8.         output [7:0] Y                //译码输出
   
9. );
   
10. 
    
11. reg [7:0] y;
    
12. assign Y = y;
    
13. always @(*) begin
    
14.         if({E1,E2,E3} == 3'b001) begin
    
15.                 y = 8'b1 << {C,B,A};
    
16.         end else begin
    
17.                 y = 8'h00;
    
18.         end
    
19. end
    
20. endmodule
    
21. 
    
22. module main(
    
23.         input clk,
    
24.         output reg led
    
25. );
    
26. wire [7:0] Y;
    
27. hc238 hc238(
    
28.         .A(1),
    
29.         .B(1),
    
30.         .C(1),
    
31.         .E1(0),
    
32.         .E2(0),
    
33.         .E3(1),
    
34.         .Y(Y)
    
35. );
    
36. always @(posedge clk) begin
    
37.         if(Y == 8'b10000000) begin
    
38.                 led = 0;
    
39.         end else begin
    
40.                 led = 1;
    
41.         end
    
42. end
    
43. endmodule
    

复制代码