Quartus Verilog HDL/FPGA 实现 74HC00/74LS00 二输入四与非门 芯片电路源码

HDL

1. module hc00(                //74HC00 二输入四与非门
   
2.         input inA1,
   
3.         input inB1,
   
4.         input inA2,
   
5.         input inB2,
   
6.         input inA3,
   
7.         input inB3,
   
8.         input inA4,
   
9.         input inB4,
   
10.         output out1,
    
11.         output out2,
    
12.         output out3,
    
13.         output out4
    
14. );
    
15. 
    
16. assign {out1,out2,out3,out4} = ~(
    
17.         {inA1,inA2,inA3,inA4} & {inB1,inB2,inB3,inB4}
    
18. );
    
19. 
    
20. endmodule
    
21. 
    
22. module main(
    
23.         input clk,
    
24.         output reg led
    
25. );
    
26. wire [3:0] out;
    
27. hc00 hc00(
    
28.         .inA1(1'b0),
    
29.         .inB1(1'b0),
    
30.         .inA2(1'b0),
    
31.         .inB2(1'b1),
    
32.         .inA3(1'b1),
    
33.         .inB3(1'b0),
    
34.         .inA4(1'b1),
    
35.         .inB4(1'b1),
    
36.         .out1(out[0]),
    
37.         .out2(out[1]),
    
38.         .out3(out[2]),
    
39.         .out4(out[3])
    
40. );
    
41. always @(posedge clk) begin
    
42.         if(out == 4'b0111) begin
    
43.                 led = 0;
    
44.         end else begin
    
45.                 led = 1;
    
46.         end
    
47. end
    
48. endmodule
    

复制代码