设为首页收藏本站淘宝杂货铺

从F到0 - From F to 0

 找回密码
 注册已关闭
搜索
查看: 780|回复: 0
收起左侧

Quartus Verilog HDL/FPGA 实现 74HC30/74LS30 一组八输入端与非门 芯片电路源码

[复制链接]
发表于 2022-3-2 08:19:47 | 显示全部楼层 |阅读模式
main.png
  1. module hc30(                //74HC30 一组八输入端与非门 GND:Pin7 VCC:Pin14
  2.         input in1,                //Pin1
  3.         input in2,                //Pin2
  4.         input in3,                //Pin3
  5.         input in4,                //Pin4
  6.         input in5,                //Pin5
  7.         input in6,                //Pin6
  8.         input in7,                //Pin11
  9.         input in8,                //Pin12
  10.         output out                //Pin8
  11. );

  12. assign out = ~(
  13.         &{in1,in2,in3,in4,in5,in6,in7,in8}
  14. );

  15. endmodule

  16. module main(
  17.         input clk,
  18.         output reg led
  19. );

  20. wire out;
  21. hc30 hc30(
  22.         .in1(1'b1),
  23.         .in2(1'b0),
  24.         .in3(1'b1),
  25.         .in4(1'b1),
  26.         .in5(1'b1),
  27.         .in6(1'b1),
  28.         .in7(1'b1),
  29.         .in8(1'b1),
  30.         .out(out)
  31. );

  32. always @(posedge clk) begin
  33.         led <= !out;
  34. end
  35. endmodule
复制代码

相关帖子

您需要登录后才可以回帖 登录 | 注册已关闭

本版积分规则

QQ|手机版|Archiver|从F到0 ( 蒙ICP备17002595号-1 )
蒙公网安备15010402000325号

腾讯云安全认证

GMT+8, 2024-3-29 22:03 , Processed in 0.515029 second(s), 22 queries .

Powered by Discuz! X3.4 Licensed

Copyright © 2001-2021, Tencent Cloud.

快速回复 返回顶部 返回列表