Quartus Verilog HDL/FPGA 实现 74HC133/74LS133 一组十三输入与非门 芯片电路源码

HDL

1. module hc133(                //74HC133 一组十三输入与非门 GND:Pin8 VCC:Pin16
   
2.         input in1,                //Pin1
   
3.         input in2,                //Pin2
   
4.         input in3,                //Pin3
   
5.         input in4,                //Pin4
   
6.         input in5,                //Pin5
   
7.         input in6,                //Pin6
   
8.         input in7,                //Pin7
   
9.         input in8,                //Pin10
   
10.         input in9,                //Pin11
    
11.         input in10,                //Pin12
    
12.         input in11,                //Pin13
    
13.         input in12,                //Pin14
    
14.         input in13,                //Pin15
    
15.         output out                //Pin9
    
16. );
    
17. 
    
18. assign out = !(&{in1,in2,in3,in4,in5,in6,in7,in8,in9,in10,in11,in12,in13});
    
19. endmodule
    
20. 
    
21. module main(clk,led);
    
22.         input clk;
    
23.         output reg led;
    
24.         wire out;
    
25.         hc133 hc133(
    
26.                 .in1(1'b1),
    
27.                 .in2(1'b1),
    
28.                 .in3(1'b1),
    
29.                 .in4(1'b1),
    
30.                 .in5(1'b1),
    
31.                 .in6(1'b1),
    
32.                 .in7(1'b1),
    
33.                 .in8(1'b1),
    
34.                 .in9(1'b1),
    
35.                 .in10(1'b1),
    
36.                 .in11(1'b1),
    
37.                 .in12(1'b1),
    
38.                 .in13(1'b1),
    
39.                 .out(out)
    
40.         );
    
41.         always @(posedge clk) begin
    
42.                 led <= out;
    
43.         end
    
44. endmodule
    

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