Quartus Verilog HDL/FPGA 实现 74HC139/74LS139 二组 二线到四线译码器 芯片电路源码

HDL

1. module hc139(                //74HC139 二组 二线到四线译码器 VCC:Pin16 GND:Pin8
   
2.         input aA,                //Pin2
   
3.         input bA,                //Pin3
   
4.         input eA,                //Pin1
   
5.         input aB,                //Pin14
   
6.         input bB,                //Pin13
   
7.         input eB,                //Pin15
   
8.         output [3:0] yA,        //Pin7~Pin4
   
9.         output [3:0] yB        //Pin9~Pin12
   
10. );
    
11. 
    
12. reg [3:0] a;
    
13. reg [3:0] b;
    
14. assign yA = a;
    
15. assign yB = b;
    
16. 
    
17. always @(*) begin
    
18.         if(eA) begin
    
19.                 a = 4'hF;
    
20.         end else begin
    
21.                 a = ~(4'h1 << {bA,aA});
    
22.         end
    
23. end
    
24. 
    
25. always @(*) begin
    
26.         if(eB) begin
    
27.                 b = 4'hF;
    
28.         end else begin
    
29.                 b = ~(4'h1 << {bB,aB});
    
30.         end
    
31. end
    
32. 
    
33. endmodule
    
34. 
    
35. 
    
36. module main(
    
37.         input clk,
    
38.         output reg led
    
39. );
    
40. wire [3:0] a;
    
41. wire [3:0] b;
    
42. 
    
43. hc139 U1(
    
44.         .aA(1),
    
45.         .bA(1),
    
46.         .eA(0),
    
47.         .aB(0),
    
48.         .bB(1),
    
49.         .eB(0),
    
50.         .yA(a),
    
51.         .yB(b),
    
52. );
    
53. 
    
54. always @(posedge clk) begin
    
55.         if(a == 4'b0111 && b == 4'b1011) begin
    
56.                 led <= 0;
    
57.         end else begin
    
58.                 led <= 1;
    
59.         end
    
60. end
    
61. endmodule
    
62. 
    

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