Quartus Verilog HDL/FPGA 实现64位LED循环左移位流水灯 (用于测试I/O口功能是否正常)

HDL

1. module main(
   
2.         input clk,                                //50Mhz Pin17
   
3.         output [63:0] led                //64颗LED (低电平点亮)
   
4. );
   
5. function [63:0] rol64;                //64位循环左移
   
6.         input [63:0] a;                        //数字
   
7.         input [5:0] b;                                //位数
   
8.         begin
   
9.                 rol64 = a << b | a >> 7'd64-b;
   
10.         end
    
11. endfunction
    
12. 
    
13. reg [63:0] i;
    
14. initial i = 1;
    
15. assign led = ~i;
    
16. integer j = 0;
    
17. 
    
18. always @(posedge clk) begin
    
19.         j = j + 1'd1;
    
20.         if(j >= 20'd781250) begin
    
21.                 j = 0;
    
22.                 i = rol64(i,1'd1);
    
23.         end       
    
24. end
    
25. endmodule
    

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