Quartus Verilog HDL/FPGA 驱动1位静态共阴数码管显示十六进制数字1秒累加0~9、A~F

HDL

1. module main(
   
2.         input clk,                                //50Mhz 时钟 Pin17
   
3.         output [7:0] seg                //连接1位共阴数码管 seg[0]:A ~ seg[7]:DP
   
4. );
   
5. 
   
6. function [7:0] display;                        //16进制数码管段码查询
   
7.         input [3:0] hex;
   
8.         begin
   
9.         case(hex)
   
10.                 4'h0:display = 8'h3F;
    
11.                 4'h1:display = 8'h06;
    
12.                 4'h2:display = 8'h5B;
    
13.                 4'h3:display = 8'h4F;
    
14.                 4'h4:display = 8'h66;
    
15.                 4'h5:display = 8'h6D;
    
16.                 4'h6:display = 8'h7D;
    
17.                 4'h7:display = 8'h07;
    
18.                 4'h8:display = 8'h7F;
    
19.                 4'h9:display = 8'h6F;
    
20.                 4'hA:display = 8'h77;
    
21.                 4'hB:display = 8'h7C;
    
22.                 4'hC:display = 8'h39;
    
23.                 4'hD:display = 8'h5E;
    
24.                 4'hE:display = 8'h79;
    
25.                 4'hF:display = 8'h71;       
    
26.         endcase
    
27.         end
    
28. endfunction
    
29. integer i = 0;
    
30. reg [3:0] j = 0;
    
31. assign seg = display(j);
    
32. always @(posedge clk) begin
    
33.         i = i + 1;
    
34.         if(i == 50000000) begin
    
35.                 i = 0;
    
36.                 j = j + 1'b1;
    
37.         end
    
38. end
    
39. endmodule
    

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