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Quartus Verilog HDL/FPGA 实现 74HC688/74LS688 八位二进制等于/不等于 幅度比较器

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发表于 2022-5-31 08:14:36 | 显示全部楼层 |阅读模式
main.png
  1. module hc688(                        //74HC688/74LS688 用于比较两个八位二进制是否相等
  2.         input [7:0] P,                //被比较值
  3.         input [7:0] Q,                //比较值
  4.         input G,                                //等于输入 0等于1不等于
  5.         output P_EQU_Q                //等于输出 0等于1不等于
  6. );
  7. assign P_EQU_Q = (P == Q) ? G : 1'b1;
  8. endmodule

  9. module main(
  10.         input clk,
  11.         output reg led
  12. );
  13. wire equ;

  14. hc688 U1(
  15.         .P(8'hAA),
  16.         .Q(8'hAA),
  17.         .G(1'b0),
  18.         .P_EQU_Q(equ),
  19. );

  20. always @(posedge clk) begin
  21.         led <= equ;
  22. end
  23. endmodule

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