Quartus Verilog HDL/FPGA 实现 74HC280/74LS280 9位奇偶校验发生器/校验器

HDL

1. module hc280(                        //74HC280/74LS280 9位奇偶校验发生器/校验器
   
2.         input [8:0] D,                //9位数据输入 D8~D0 Pin:4,2,1,13,12,11,10,9,8
   
3.         output EVEN,                //Pin5        ODD的反向输出
   
4.         output ODD                        //Pin6         9位数据 二进制1的数量为奇数,输出1,否则0
   
5. );
   
6. 
   
7. assign ODD = ^D;
   
8. assign EVEN = !ODD;
   
9. 
   
10. endmodule
    
11. 
    
12. module main(
    
13.         input clk,
    
14.         output reg led
    
15. );
    
16. 
    
17. wire EVEN;
    
18. wire ODD;
    
19. 
    
20. hc280 U1(
    
21.         .D(9'b101010101),
    
22.         .EVEN(EVEN),
    
23.         .ODD(ODD)
    
24. );
    
25. 
    
26. always @(posedge clk) begin
    
27.         if(EVEN == 0 && ODD == 1) begin
    
28.                 led <= 0;
    
29.         end else begin
    
30.                 led <= 1;
    
31.         end
    
32. end
    
33. endmodule
    

复制代码