Quartus Verilog HDL/FPGA 实现 CD4011 四组二输入与非门 芯片电路源码

HDL

1. module cd4011(                //CD4011 四组二输入与非门 VCC:Pin14 GND:Pin7
   
2.         input inA1,                //Pin1 A输入
   
3.         input inA2,                //Pin2 A输入
   
4.         input inB1,                //Pin5 B输入
   
5.         input inB2,                //Pin6 B输入
   
6.         input inC1,                //Pin12 C输入
   
7.         input inC2,                //Pin13 C输入
   
8.         input inD1,                //Pin8 D输入
   
9.         input inD2,                //Pin9 D输入
   
10.         output outA,        //Pin3 A输出
    
11.         output outB,        //Pin4 B输出
    
12.         output outC,        //Pin11 C输出
    
13.         output outD                //pin10 D输出
    
14. );
    
15. 
    
16. assign {outA,outB,outC,outD} = ~(
    
17.         {inA1,inB1,inC1,inD1} & {inA2,inB2,inC2,inD2}
    
18. );
    
19. 
    
20. endmodule
    
21. 
    
22. module main(
    
23.         input clk,
    
24.         output reg led
    
25. );
    
26. 
    
27. wire [3:0] out;
    
28. 
    
29. cd4011 U1(
    
30.         .inA1(1'b0),
    
31.         .inA2(1'b0),
    
32.         .inB1(1'b0),
    
33.         .inB2(1'b1),
    
34.         .inC1(1'b1),
    
35.         .inC2(1'b0),
    
36.         .inD1(1'b1),
    
37.         .inD2(1'b1),
    
38.         .outA(out[0]),
    
39.         .outB(out[1]),
    
40.         .outC(out[2]),
    
41.         .outD(out[3])
    
42. );
    
43. 
    
44. always @(posedge clk) begin
    
45.         if(out == 4'b0111) begin
    
46.                 led <= 0;
    
47.         end else begin
    
48.                 led <= 1;
    
49.         end
    
50. end
    
51. 
    
52. endmodule
    

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