Quartus Verilog HDL/FPGA 实现 CD4077 四组二输入端同或门 (异或非门) 芯片电路源码

HDL

1. module cd4077(                        //CD4077 四组二输入端同或门 (异或非门) VCC:Pin14 GND:Pin7
   
2.         input inA1,                        //A组输入 Pin1
   
3.         input inA2,                        //A组输入 Pin2
   
4.         input inB1,                        //B组输入 Pin5
   
5.         input inB2,                        //B组输入 Pin6
   
6.         input inC1,                        //C组输入 Pin8
   
7.         input inC2,                        //C组输入 Pin9
   
8.         input inD1,                        //D组输入 Pin12
   
9.         input inD2,                        //D组输入 Pin13
   
10.         output outA,                //A组输出 Pin3
    
11.         output outB,                //B组输出 Pin4
    
12.         output outC,                //C组输出 Pin10
    
13.         output outD                        //D组输出 Pin11
    
14. );
    
15. assign {outA,outB,outC,outD} = ~(
    
16.         {inA1,inB1,inC1,inD1} ^ {inA2,inB2,inC2,inD2}
    
17. );
    
18. 
    
19. endmodule
    
20. 
    
21. module main(
    
22.         input clk,
    
23.         output reg led
    
24. );
    
25. 
    
26. wire [3:0] out;
    
27. 
    
28. cd4077 U1(
    
29.         .inA1(1),
    
30.         .inA2(1),
    
31.         .inB1(1),
    
32.         .inB2(0),
    
33.         .inC1(1),
    
34.         .inC2(1),
    
35.         .inD1(1),
    
36.         .inD2(0),
    
37.         .outA(out[3]),
    
38.         .outB(out[2]),
    
39.         .outC(out[1]),
    
40.         .outD(out[0]),       
    
41. );
    
42. 
    
43. always @(posedge clk) begin
    
44.         if(out == 4'b1010) begin
    
45.                 led <= 1'b0;
    
46.         end else begin
    
47.                 led <= 1'b1;
    
48.         end
    
49. end
    
50. endmodule
    

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