Quartus Verilog HDL/FPGA 实现 CD4008 四位二进制带进位输入输出的全加器 (加法器)

HDL

1. module cd4008(                //CD4008 四位二进制带进位输入输出全加器(加法器) VCC:Pin16 GND:Pin8
   
2.         input A1,                //Pin7 被加数
   
3.         input A2,                //Pin5 被加数
   
4.         input A3,                //Pin3 被加数
   
5.         input A4,                //Pin1 被加数
   
6.         input B1,                //Pin6 加数
   
7.         input B2,                //Pin4 加数
   
8.         input B3,                //Pin2 加数
   
9.         input B4,                //Pin15 加数
   
10.         input CI,                //Pin9 进位输入
    
11.         output S1,                //Pin10 和
    
12.         output S2,                //Pin11 和
    
13.         output S3,                //Pin12 和
    
14.         output S4,                //Pin13 和
    
15.         output CO                //Pin14 进位输出
    
16. 
    
17. );
    
18. assign {CO,S4,S3,S2,S1} = {A4,A3,A2,A1} + {B4,B3,B2,B1} + CI;
    
19. endmodule
    
20. 
    
21. module main(
    
22.         input clk,
    
23.         output reg led
    
24. );
    
25. reg [3:0] A;
    
26. reg [3:0] B;
    
27. reg CI;
    
28. wire [3:0] S;
    
29. wire CO;
    
30. cd4008 U1(
    
31.         .A1(A[0]),
    
32.         .A2(A[1]),
    
33.         .A3(A[2]),
    
34.         .A4(A[3]),
    
35.         .B1(B[0]),
    
36.         .B2(B[1]),
    
37.         .B3(B[2]),
    
38.         .B4(B[3]),
    
39.         .CI(CI),
    
40.         .S1(S[0]),
    
41.         .S2(S[1]),
    
42.         .S3(S[2]),
    
43.         .S4(S[3]),
    
44.         .CO(CO)
    
45. );
    
46. 
    
47. always @(posedge clk) begin
    
48.         A = 4'd15;
    
49.         B = 4'd10;
    
50.         CI = 0;
    
51.         if(S == 4'd9 && CO == 1) begin
    
52.                 led <= 0;
    
53.         end else begin
    
54.                 led <= 1;
    
55.         end
    
56. end
    
57. endmodule
    

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