Quartus Verilog HDL/FPGA 查理复用算法 3个IO口实现动态驱动6个LED 并演示二进制累加

HDL

1. module led6_3io(                                //查理复用 (3个IO口驱动6颗LED)
   
2.         input clk,                                        //动态扫描时钟 (1Khz以上)
   
3.         input [5:0] led,                        //欲点亮的6颗LED (1点亮 0熄灭)
   
4.         output reg [2:0] pin                //3个IO口 (连接6颗LED并进行动态扫描)
   
5. );
   
6. 
   
7. reg [2:0] i;                //正在扫描第几颗LED 范围:0~5
   
8. reg [5:0] reg_led;
   
9. always @(posedge clk) begin
   
10.         if(i == 0) begin
    
11.                 reg_led = led;
    
12.         end
    
13.         case(reg_led[i] ? i : ~0)
    
14.                 0:pin=3'bz01;                        //LED0 VCC:Pin[0] GND:Pin[1]
    
15.                 1:pin=3'b0z1;                        //LED1 VCC:Pin[0] GND:Pin[2]
    
16.                 2:pin=3'bz10;                        //LED2 VCC:Pin[1] GND:Pin[0]
    
17.                 3:pin=3'b01z;                        //LED3 VCC:Pin[1] GND:Pin[2]
    
18.                 4:pin=3'b1z0;                        //LED4 VCC:Pin[2] GND:Pin[0]
    
19.                 5:pin=3'b10z;                        //LED5 VCC:Pin[2] GND:Pin[1]
    
20.                 default:pin=3'bzzz;        //高阻态 熄灭全部LED
    
21.         endcase
    
22.         i = i + 1;
    
23.         if(i >= 6) i = 0;       
    
24. end
    
25. endmodule
    
26. 
    
27. module main(
    
28.         input clk,                        //50Mhz时钟 Pin17
    
29.         output [2:0] pin        //查理复用 3个IO口 可驱动6个LED Pin[0]:Pin30 Pin[1]:Pin31 Pin[2]:Pin32
    
30. );
    
31. 
    
32. //1Khz时钟发生器
    
33. integer i=0;
    
34. reg clk_1khz;               
    
35. always @(posedge clk) begin
    
36.         i=i+1;
    
37.         if(i >= 25000) begin
    
38.                 i = 0;
    
39.                 clk_1khz <= !clk_1khz;
    
40.         end
    
41. end
    
42. 
    
43. reg [5:0] led6;
    
44. 
    
45. led6_3io led6_3io(
    
46.         .clk(clk_1khz),
    
47.         .led(led6),
    
48.         .pin(pin)
    
49. );
    
50. 
    
51. //6颗LED二进制累加
    
52. integer j=0;
    
53. always @(posedge clk) begin
    
54.                 j=j+1;
    
55.                 if(j>=50000000/4) begin
    
56.                         j=0;
    
57.                         led6 = led6+1'b1;
    
58.                 end
    
59. end
    
60. endmodule
    

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