Quartus Verilog HDL/FPGA 实例化多个10分频模块将50Mhz时钟分频到:5Mhz/500Khz/50Khz

HDL

1. module clk_div10(                        //10分频模块
   
2.         input in,                                //时钟输入 输入10hz,输出1hz,以此类推...
   
3.         output reg out                        //时钟输出
   
4. );
   
5. reg [2:0] i;
   
6. always @(posedge in) begin
   
7.         i = i + 1'b1;
   
8.         if(i >= 5) begin
   
9.                 i = 0;
   
10.                 out <= !out;
    
11.         end
    
12. end
    
13. endmodule
    
14. 
    
15. module main(
    
16.         input clk,                        //50Mhz时钟输入 Pin17
    
17.         output out                        //50Khz时钟输出 Pin3
    
18. );
    
19. wire Mhz50 = clk;        //50Mhz
    
20. wire Mhz5;                        //5Mhz
    
21. wire Khz500;                //500Khz
    
22. wire Khz50;                        //50Khz
    
23. 
    
24. clk_div10 u1(
    
25.         .in(Mhz50),
    
26.         .out(Mhz5)
    
27. );
    
28. 
    
29. clk_div10 u2(
    
30.         .in(Mhz5),
    
31.         .out(Khz500)
    
32. );
    
33. 
    
34. clk_div10 u3(
    
35.         .in(Khz500),
    
36.         .out(Khz50)
    
37. );
    
38. 
    
39. assign out = Khz50;
    
40. endmodule
    

复制代码