Quartus Verilog HDL/FPGA 判断float(32位)/double(64位)IEEE754浮点小数是否运算正确

HDL

1. /*
   
2. 判断IEEE754格式浮点小数数据、易语言的 是否运算正确()
   
3. 数值正确返回1、运算错误、溢出、INF、NAN返回0
   
4. */
   
5. module IsCalcOK_float(
   
6.         input [31:0] float,                //32位单精度小数输入 (例)小数:123.456 值:32'h42F6E979
   
7.         output ok                                        //返回结果
   
8. );
   
9.         assign ok = !(&float[30:23]);                //指数位全1 不是INF就是NAN
   
10. endmodule
    
11. 
    
12. module IsCalcOK_double(
    
13.         input [63:0] double,                //64位双精度小数输入 (例)小数:123.456 值:64'h405EDD2F1A9FBE77
    
14.         output ok                                        //返回结果
    
15. );
    
16.         assign ok = !(&double[62:52]);        //指数位全1 不是INF就是NAN
    
17. endmodule
    
18. 
    
19. module main(
    
20.         input clk,
    
21.         output reg led
    
22. );
    
23. wire ok_float;
    
24. wire ok_double;
    
25. 
    
26. IsCalcOK_float u1(
    
27.         .float(32'h42F6E979),                //123.456
    
28.         .ok(ok_float)
    
29. );
    
30. 
    
31. IsCalcOK_double u2(
    
32.         .double(64'h405EDD2F1A9FBE77),        //123.456
    
33.         .ok(ok_double)
    
34. );
    
35. 
    
36. always @(posedge clk) begin
    
37.         if(ok_float && ok_double) begin
    
38.                 led <= 1'b0;
    
39.         end else begin
    
40.                 led <= 1'b1;
    
41.         end
    
42. end
    
43. endmodule
    

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