Quartus Verilog HDL/FPGA 比较float(32位)/double(64位) IEEE754浮点小数等于/不等于

HDL

1. /*
   
2.         小数:123.456
   
3.         32位float编码:32'h42F6E979
   
4.         64位double编码:64'h405EDD2F1A9FBE77
   
5. */
   
6. 
   
7. module double_equ(                        //double 64位小数等于
   
8.         input [63:0] val1,                //小数1
   
9.         input [63:0] val2,                //小数2
   
10.         output ret                                        //等于输出1 否则0
    
11. );
    
12.         assign ret = (val1 == val2) ? 1'b1 : 1'b0;
    
13. endmodule
    
14. 
    
15. module double_neq(                        //double 64位小数不等于
    
16.         input [63:0] val1,                //小数1
    
17.         input [63:0] val2,                //小数2
    
18.         output ret                                        //不等于输出1 否则0
    
19. );
    
20.         assign ret = (val1 != val2) ? 1'b1 : 1'b0;
    
21. endmodule
    
22. 
    
23. module float_equ(                        //float 32位小数等于
    
24.         input [31:0] val1,                //小数1
    
25.         input [31:0] val2,                //小数2
    
26.         output ret                                        //等于输出1 否则0
    
27. );
    
28.         assign ret = (val1 == val2) ? 1'b1 : 1'b0;
    
29. endmodule
    
30. 
    
31. module float_neq(                        //float 32位小数不等于
    
32.         input [31:0] val1,                //小数1
    
33.         input [31:0] val2,                //小数2
    
34.         output ret                                        //不等于输出1 否则0
    
35. );
    
36.         assign ret = (val1 != val2) ? 1'b1 : 1'b0;
    
37. endmodule
    
38. 
    
39. module main(
    
40.         input clk,                                //时钟输入
    
41.         output reg led                        //LED 低电平点亮
    
42. );
    
43. wire a,b,c,d;
    
44. 
    
45. double_equ u1(
    
46.         .val1(64'h40091EB851EB851F),                //3.14
    
47.         .val2(64'h40091EB851EB851F),                //3.14
    
48.         .ret(a)
    
49. );
    
50. 
    
51. double_neq u2 (
    
52.         .val1(64'h3FF3AE147AE147AE),                //1.23
    
53.         .val2(64'h40123D70A3D70A3D),                //4.56
    
54.         .ret(b)
    
55. );
    
56. 
    
57. float_equ u3(
    
58.         .val1(32'h4048F5C3),                //3.14
    
59.         .val2(32'h4048F5C3),                //3.14
    
60.         .ret(c)
    
61. );
    
62. 
    
63. float_neq u4(
    
64.         .val1(32'h3F9D70A4),                //1.23
    
65.         .val2(32'h4091EB85),                //4.56
    
66.         .ret(d)
    
67. );
    
68. 
    
69. always@(posedge clk) begin
    
70.         if(&{a,b,c,d}) begin
    
71.                 led <= 1'b0;
    
72.         end else begin
    
73.                 led <= 1'b1;
    
74.         end
    
75. end
    
76. endmodule
    

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