Quartus Verilog HDL/FPGA 实例化时钟5分频模块 实现将50Mhz分频为:10Mhz,2Mhz,400Khz

HDL

1. module CLK_div5(                //时钟5分频模块
   
2.         input in,                        //5分频时钟输入
   
3.         output reg out                //5分频时钟输出
   
4. );
   
5. reg Q = 1'b0;
   
6. wire x2 = Q ^ in;
   
7. reg [2:0] i = 3'b0;
   
8. always @(posedge x2) begin
   
9.         Q <= !Q;
   
10.         i = i + 3'b1;
    
11.         if(i == 5) begin
    
12.                 i = 3'b0;
    
13.                 out <= !out;
    
14.         end
    
15. end
    
16. endmodule
    
17. 
    
18. module main(
    
19.         input clk,                //50Mhz时钟输入 Pin17
    
20.         output out,                //10Mhz时钟输出 Pin40
    
21.         output out2,        //2Mhz时钟输出 Pin42
    
22.         output out3                //400Khz时钟输出 Pin44
    
23. );
    
24. 
    
25. CLK_div5 u1(                //模块实例化
    
26.         .in(clk),                //50Mhz
    
27.         .out(out)                //10Mhz
    
28. );
    
29. 
    
30. CLK_div5 u2(
    
31.         .in(out),                //10Mhz
    
32.         .out(out2)                //2Mhz
    
33. );
    
34. 
    
35. CLK_div5 u3(
    
36.         .in(out2),                //2Mhz
    
37.         .out(out3)                //400Khz
    
38. );
    
39. endmodule
    

复制代码