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Quartus Verilog HDL/FPGA 实现 74HC4017/CD4017 具有10个解码输出逻辑的十进制计数器

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发表于 2022-11-22 20:28:08 | 显示全部楼层 |阅读模式
main.png
  1. module cd4017 (                //具有10个解码输出逻辑的10进制计数器 VCC:Pin16 GND:Pin8
  2.         input CLK,                        //上升沿移位 Pin14
  3.         input E,                                //CLK使能 (低电平有效) Pin13
  4.         input MR,                        //异步上升沿移位复位 Pin15
  5.         output [9:0] Q,        //移位输出 Pin:11,9,6,5,1,10,7,4,2,3
  6.         output CO                        //进位输出 Q0~Q4如有高电平 则输出高电平 否则低电平 Pin12
  7. );

  8. reg [3:0] R;                //范围:0~9
  9. assign Q = 1 << R;
  10. assign CO = |Q[4:0];
  11. always @(posedge CLK or posedge MR) begin
  12.         if(MR) begin
  13.                 R = 4'd0;
  14.         end else begin
  15.                 if(!E) begin
  16.                 R = R + 4'd1;
  17.                         if(R > 4'd9) begin
  18.                                 R = 4'd0;
  19.                         end
  20.                 end
  21.         end
  22. end
  23. endmodule

  24. module main(
  25.         input clk,                        //50Mhz板载时钟输入
  26.         output [9:0] Q,        //10路移位输出 (5Mhz 10%占空比)
  27.         output out                        //5Mhz 50%占空比
  28. );

  29. cd4017 U1(
  30.         .CLK(clk),
  31.         .E(1'b0),
  32.         .MR(1'b0),
  33.         .Q(Q),
  34.         .CO(out),
  35. );


  36. endmodule
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