Quartus Verilog HDL/FPGA 实现 74HC173/74LS173 具有三态输出功能的四路 D 类触发器

HDL

1. module hc173(                        //具有三态输出功能的四路 D 类触发器 VCC:Pin16 GND:Pin8
   
2.         input [3:0] D,                //锁存输入        Pin:11,12,13,14
   
3.         input CLK,                        //Pin7        上升沿触发
   
4.         input OE1,                        //Pin1        OE1与OE2低电平使能输出，否则输出高阻
   
5.         input OE2,                        //Pin2
   
6.         input E1,                        //Pin9        E1与E2低电平,使能CLK
   
7.         input E2,                        //Pin10
   
8.         input MR,                        //Pin15        异步上升沿清零Q,低电平锁存
   
9.         output [3:0] Q                //锁存输出        Pin:6,5,4,3
   
10. );
    
11. reg [3:0] q;
    
12. initial q = 4'b0;
    
13. assign Q = (!{OE1,OE2}) ? q : 4'bz;
    
14. always @(posedge CLK or posedge MR) begin
    
15.         if(MR) begin
    
16.                 q <= 4'b0;
    
17.         end else if(CLK && !{E1,E2}) begin
    
18.                 q <= D;
    
19.         end
    
20. end
    
21. endmodule
    
22. 
    
23. module main(
    
24.         input clk,                        //50Mhz时钟输入Pin17
    
25.         output [3:0] out        //分频输出 Pin40:25Mhz Pin42:12.5Mhz Pin44:6.25Mhz Pin47:3.125Mhz
    
26. );
    
27. 
    
28. hc173 U1(
    
29.         .D(out + 4'b1),
    
30.         .CLK(clk),
    
31.         .OE1(1'b0),
    
32.         .OE2(1'b0),
    
33.         .E1(1'b0),
    
34.         .E2(1'b0),
    
35.         .MR(1'b0),
    
36.         .Q(out)
    
37. );
    
38. endmodule
    
39. 
    

复制代码