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Quartus Verilog HDL/FPGA 实现 74HC109/74LS109 具有异步R-S功能两路下降沿J-K触发器

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发表于 2023-1-9 09:12:07 | 显示全部楼层 |阅读模式
本帖最后由 HDL 于 2023-1-9 09:12 编辑

main.png
  1. module hc109_son(        //74HC109子模块
  2.         input J,                        //输入J
  3.         input K,                        //输入K (反向输入)
  4.         input CLK,                //上升沿触发
  5.         input R,                        //异步低电平清0
  6.         input S,                        //异步低电平置1
  7.         output reg Q,        //输出Q
  8.         output reg _Q        //反向输出Q
  9. );
  10. initial {Q,_Q} = 2'b01;
  11. wire j,k,r,s;
  12. assign {j,k,r,s} = {J,~K,~R,~S};
  13. always @(posedge CLK or posedge r or posedge s) begin
  14.         if(r || s) begin
  15.                 if(r && !s) begin
  16.                         {Q,_Q} <= 2'b01;
  17.                 end else if(!r && s) begin
  18.                         {Q,_Q} <= 2'b10;               
  19.                 end else if(r && s) begin
  20.                         {Q,_Q} <= 2'b11;
  21.                 end
  22.         end else if(CLK) begin
  23.                 case({j,k})
  24.                         2'b00:{Q,_Q} <= {Q,_Q};
  25.                         2'b01:{Q,_Q} <= 2'b01;
  26.                         2'b10:{Q,_Q} <= 2'b10;
  27.                         2'b11:{Q,_Q} <= ~{Q,_Q};
  28.                 endcase
  29.         end
  30. end
  31. endmodule

  32. module hc109(                        //具有异步R-S功能两路下降沿J-K触发器 VCC:Pin16 GND:Pin8
  33.         input J_A,                        //Pin2
  34.         input K_A,                        //Pin3
  35.         input CLK_A,                //Pin4
  36.         input R_A,                        //Pin1
  37.         input S_A,                        //Pin5
  38.         output Q_A,                        //Pin6
  39.         output _Q_A,                //Pin7
  40.                
  41.         input J_B,                        //Pin14
  42.         input K_B,                        //Pin13
  43.         input CLK_B,                //Pin12
  44.         input R_B,                        //Pin15
  45.         input S_B,                        //Pin11
  46.         output Q_B,                        //Pin10
  47.         output _Q_B                        //Pin9
  48. );

  49. hc109_son A(
  50.         .J(J_A),
  51.         .K(K_A),
  52.         .CLK(CLK_A),
  53.         .R(R_A),
  54.         .S(S_A),
  55.         .Q(Q_A),
  56.         ._Q(_Q_A)
  57. );

  58. hc109_son B(
  59.         .J(J_B),
  60.         .K(K_B),
  61.         .CLK(CLK_B),
  62.         .R(R_B),
  63.         .S(S_B),
  64.         .Q(Q_B),
  65.         ._Q(_Q_B)
  66. );
  67. endmodule

  68. module main(
  69.         input clk,                //50Mhz输入 Pin17
  70.         output outA,        //25Mhz输出 Pin40
  71.         output outB                //12.5Mhz输出 Pin42
  72. );

  73. hc109 U1(
  74.         .J_A(1'b1),
  75.         .K_A(1'b0),
  76.         .CLK_A(clk),
  77.         .R_A(1'b1),
  78.         .S_A(1'b1),
  79.         .Q_A(outA),
  80.         ._Q_A(),

  81.         .J_B(1'b1),
  82.         .K_B(1'b0),
  83.         .CLK_B(outA),
  84.         .R_B(1'b1),
  85.         .S_B(1'b1),
  86.         .Q_B(outB),
  87.         ._Q_B()
  88. );
  89. endmodule
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