Quartus Verilog HDL/FPGA 实现 74HC161/74LS161 异步清零的同步四位二进制加法计数器

HDL

1. module hc161(                //异步清零的同步四位二进制加法计数器 VCC:Pin16 GND:Pin8
   
2.         input [3:0] D,        //4位宽计数输入D Pin:6,5,4,3
   
3.         input ENP,                //计数控制端 Pin7
   
4.         input ENT,                //计数控制端 Pin10
   
5.         input CLK,                //时钟上升沿触发 Pin2
   
6.         input LOAD,                //高电平:计数+1 (ENP,ENT必须高电平,否则保持) 低电平:将D打入Q (无视ENP,ENT) CLK上升沿触发 Pin9
   
7.         input MR,                //异步下降沿清零Q Pin1
   
8.         output RCO,                //进位输出 与Q连接四输入与门 Pin15
   
9.         output reg [3:0] Q        //4位宽计数输出Q Pin:11,12,13,14
   
10. );
    
11. initial Q = 4'b0;
    
12. assign RCO = &Q;
    
13. always @(posedge CLK or negedge MR) begin
    
14.         if(!MR) begin
    
15.                 Q <= 4'b0;
    
16.         end else if(CLK) begin
    
17.                 if(LOAD) begin
    
18.                         if(ENP && ENT) begin
    
19.                                 Q <= Q + 4'b1;
    
20.                         end
    
21.                 end else begin
    
22.                         Q <= D;
    
23.                 end
    
24.         end
    
25. end
    
26. endmodule
    
27. 
    
28. module main(
    
29.         input clk,
    
30.         output [3:0] out
    
31. );
    
32. 
    
33. hc161 U1(
    
34.         .D(4'b0000),
    
35.         .ENP(1'b1),
    
36.         .ENT(1'b1),
    
37.         .CLK(clk),
    
38.         .LOAD(1'b1),
    
39.         .MR(1'b1),
    
40.         .RCO(),
    
41.         .Q(out)
    
42. );
    
43. endmodule
    

复制代码