Quartus Verilog HDL/FPGA 仿铁路卧铺小夜灯 通电灭灯,按下按键后LED全亮→半亮→熄灭

HDL

1. `define fosc 50000000                //晶振频率:单位HZ
   
2. module main(
   
3.         input clk,                        //有源晶振 Pin17
   
4.         input key,                        //按键 (低电平按下) Pin144
   
5.         output led                //LED (低电平点亮) Pin3
   
6. );
   
7. 
   
8. //分频1Khz时钟
   
9. integer i;
   
10. reg clk_1khz;
    
11. always @(posedge clk) begin
    
12.         i = i + 1;
    
13.         if(i >= `fosc/1000/2) begin
    
14.                 i = 0;
    
15.                 clk_1khz <= !clk_1khz;
    
16.         end
    
17. end
    
18. 
    
19. reg [7:0] keyms;                //按键按下时间计数 按下计数(加满为止),松开清零
    
20. reg skey;                                //按键(低电平按下,已消抖)
    
21. reg [1:0] j;                        //0:熄灭 1:全亮 ≥2:半亮(1Khz)
    
22. initial j = 2'd0;
    
23. initial skey = 1;
    
24. assign led = (j == 0) ? 1'd1 : ((j == 1) ? 1'd0 : clk_1khz);
    
25. 
    
26. always @(posedge clk_1khz) begin
    
27.         if(key) begin                        //按键松开
    
28.                 keyms = 8'd0;
    
29.                 skey <= 1'd1;
    
30.         end else begin                        //按键按下
    
31.                 if(!(&keyms)) begin
    
32.                         keyms = keyms + 8'd1;
    
33.                         if(keyms >= 25) begin                //按键消抖25ms
    
34.                                 skey <= 1'd0;
    
35.                         end
    
36.                 end
    
37.         end
    
38. end
    
39. 
    
40. always @(negedge skey) begin
    
41.         j = j + 2'd1;
    
42.         if(j > 2) begin
    
43.                 j = 2'd0;
    
44.         end
    
45. end
    
46. endmodule
    
47. 
    

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