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Quartus Verilog HDL/FPGA 实现 74HC682/74LS682 8位等值/幅度比较器/数值大小比较器

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发表于 2023-2-18 19:28:44 | 显示全部楼层 |阅读模式
main.png
  1. module hc682(                                //8位等值/幅度比较器/数值大小比较器 VCC:Pin20 GND:Pin10
  2.         input [7:0] P,                        //8位数值P Pin:17,15,13,11,8,6,4,2
  3.         input [7:0] Q,                        //8位数值Q Pin:18,16,14,12,9,7,5,3
  4.         output P_EQU_Q,                //P等于Q输出低电平,否则高电平 Pin19
  5.         output P_GTR_Q                        //P大于Q输出低电平,否则高电平 Pin1
  6. );

  7. assign P_EQU_Q = !(P == Q);
  8. assign P_GTR_Q = !(P > Q);

  9. endmodule


  10. module main(
  11.         input clk,
  12.         output reg out
  13. );
  14. wire EQU,GTR;
  15. hc682 U1(
  16.         .P(8'd234),
  17.         .Q(8'd123),
  18.         .P_EQU_Q(EQU),
  19.         .P_GTR_Q(GTR)
  20. );
  21. always @(posedge clk) begin
  22.         if(EQU == 1'd1 && GTR == 1'd0) begin
  23.                 out <= 1'd0;
  24.         end else begin
  25.                 out <= 1'd1;
  26.         end
  27. end
  28. endmodule
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