Quartus Verilog HDL/FPGA 组合逻辑门模块实例化判断一个8位宽字节值是否等于50或250

HDL

1. module equ_50or250(        //字节等于50或250模块
   
2.         input [7:0] D,                //8位宽字节输入
   
3.         output Q                                //等于50或250 输出高电平,否则低电平
   
4. );
   
5.         assign Q = (D == 8'd50 || D == 8'd250) ? 1'd1 : 1'd0;
   
6. endmodule
   
7. 
   
8. module main(
   
9.         input clk,
   
10.         output reg led
    
11. );
    
12. 
    
13. wire Q;
    
14. 
    
15. equ_50or250 U1(
    
16.         .D(8'd250),
    
17.         .Q(Q)
    
18. );
    
19. 
    
20. always @(posedge clk) begin
    
21.         led <= !Q;
    
22. end
    
23. endmodule
    

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