Quartus Verilog HDL/FPGA 实现 74HC245/74LS245 具有三态输出功能的八路总线收发器

HDL

1. module hc245(                //具有三态输出功能的八路总线收发器 VCC:Pin20 GND:Pin10
   
2.         input CE,                //低电平使能 高电平A与B高阻 Pin19
   
3.         input AB_BA,         //高电平:A进B出 低电平:B进A出 Pin1
   
4.         inout [7:0] A,        //8位宽双向口A Pin:9,8,7,6,5,4,3,2
   
5.         inout [7:0] B        //8位宽双向口B Pin:11,12,13,14,15,16,17,18
   
6. );
   
7. 
   
8. assign A = CE ? 8'bz : (AB_BA ? 8'bz : B);
   
9. assign B = CE ? 8'bz : (AB_BA ? A : 8'bz);
   
10. 
    
11. endmodule
    
12. 
    
13. module main(
    
14.         input clk,
    
15.         output reg led
    
16. );
    
17. wire [7:0] A;
    
18. wire [7:0] B = 8'hAA;
    
19. 
    
20. hc245 U1(
    
21.         .CE(0),
    
22.         .AB_BA(0),
    
23.         .A(A),
    
24.         .B(B),
    
25. );
    
26. 
    
27. always @(posedge clk) begin
    
28.         if(A == 8'hAA) begin
    
29.                 led <= 0;
    
30.         end else begin
    
31.                 led <= 1;
    
32.         end
    
33. end
    
34. endmodule
    

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