Quartus Verilog HDL/FPGA实现 74HC251/74LS251 具有3态输出8路数据选择器/多路复用器

HDL

1. module hc251(                //74HC251/74LS251 具有3态输出8路数据选择器/多路复用器 VCC:Pin16 GND:Pin8
   
2.         input [7:0]        D,        //8位宽数据选择译码输入端 Pin:12,13,14,15,1,2,3,4
   
3.         input A,                        //译码地址A Pin11
   
4.         input B,                        //译码地址B Pin10
   
5.         input C,                        //译码地址C Pin9
   
6.         input OE,                //低电平使能,高电平高阻 Pin7
   
7.         output Y,                //译码输出Y Pin5
   
8.         output _Y                //Y的反向输出 Pin6
   
9. );
   
10.         wire Z = D[{C,B,A}];
    
11.         assign Y = OE ? 1'bz : Z;
    
12.         assign _Y = OE ? 1'bz : !Z;
    
13. endmodule
    
14. 
    
15. module main(
    
16.         input clk,
    
17.         output out
    
18. );
    
19. 
    
20. reg [2:0] i;
    
21. wire Y;
    
22. hc251 U1(
    
23.         .D(8'hCC),
    
24.         .A(i[0]),
    
25.         .B(i[1]),
    
26.         .C(i[2]),
    
27.         .OE(0),
    
28.         .Y(Y),
    
29.         ._Y()
    
30. );
    
31. 
    
32. assign out = Y;
    
33. always @(posedge clk) begin
    
34.         i <= i + 3'd1;
    
35. end
    
36. endmodule
    

复制代码