Quartus Verilog HDL/FPGA 实现 74HC541/74LS541 具有3态输出的8路缓冲器和线路驱动器

HDL

1. module hc541(                //具有3态输出的8路缓冲器和线路驱动器 VCC:Pin20 GND:Pin10
   
2.         input [7:0]        D,        //8位宽数据输入 Pin:9,8,7,6,5,4,3,2
   
3.         input OE1,                //低电平使能1 Pin1
   
4.         input OE2,                //低电平使能2 Pin19 (OE1与OE2同时低电平使能输出,否则高阻)
   
5.         output [7:0] Q        //8位宽三态输出 Pin:11,12,13,14,15,16,17,18
   
6. );
   
7. assign Q = ({OE1,OE2} == 2'b0) ? D : 8'bz;
   
8. endmodule
   
9. 
   
10. module main(
    
11.         input clk,
    
12.         output reg led
    
13. );
    
14. wire [7:0] Q;
    
15. 
    
16. hc541 U1(
    
17.         .D(8'hAA),
    
18.         .OE1(1'b0),
    
19.         .OE2(1'b0),
    
20.         .Q(Q)
    
21. );
    
22. always @(posedge clk) begin
    
23.         if(Q == 8'hAA) begin
    
24.                 led <= 1'b0;
    
25.         end else begin
    
26.                 led <= 1'b1;
    
27.         end
    
28. end
    
29. endmodule
    

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