Quartus Verilog HDL/FPGA 实现获取一个字节值二进制1的数量 (输入:0~255，输出:0~8)

HDL

1. module byte1num(
   
2.         input [7:0] in,                        //字节输入 范围:0~255
   
3.         output reg [3:0] out                //字节二进制1的数量 范围:0~8
   
4. );
   
5. reg [2:0] i;
   
6. always @(*) begin
   
7.         i = 3'd0;
   
8.         out = 4'd0;
   
9.         repeat(8) begin
   
10.                 if(in[i]) begin
    
11.                         out = out + 4'd1;
    
12.                 end
    
13.                 i = i + 3'd1;
    
14.         end
    
15. end
    
16. endmodule
    
17. 
    
18. module main(
    
19.         input clk,                        //时钟输入
    
20.         output reg led                //低电平(计算正确) 点亮
    
21. );
    
22. wire [7:0] num;
    
23. byte1num U1(
    
24.         .in(8'hAB),
    
25.         .out(num)
    
26. );
    
27. always @(posedge clk) begin
    
28.         if(num == 4'd5) begin                //字节:AB 二进制有有5个1
    
29.                         led <= 1'b0;
    
30.                 end else begin
    
31.                         led <= 1'b1;
    
32.         end
    
33. end
    
34. endmodule

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