Quartus Verilog HDL/FPGA 实现 74HC132/74LS132 带施密特触发器输入的4组2输入与非门

HDL

1. //IO口施密特触发器模式配置方法请见FPGA器件数据手册
   
2. module hc132(                //带施密特触发器输入的4组2输入与非门 VCC:Pin14 GND:Pin7
   
3.         input inA1,                //A组输入1 Pin1
   
4.         input inA2,                //A组输入2 Pin2
   
5.         input inB1,                //B组输入1 Pin4
   
6.         input inB2,                //B组输入2 Pin5
   
7.         input inC1,                //C组输入1 Pin10
   
8.         input inC2,                //C组输入2 Pin9
   
9.         input inD1,                //D组输入1 Pin13
   
10.         input inD2,                //D组输入2 Pin12
    
11.        
    
12.         output outA,        //A组输出 Pin3
    
13.         output outB,        //B组输出 Pin6
    
14.         output outC,        //C组输出 Pin8
    
15.         output outD                //D组输出 Pin11
    
16. );
    
17. assign {outA,outB,outC,outD} =
    
18.         ~({inA1,inB1,inC1,inD1} & {inA2,inB2,inC2,inD2});
    
19. endmodule
    
20. 
    
21. module main(
    
22.         input clk,                                //时钟输入
    
23.         output reg led                        //LED 低电平(计算正确)点亮
    
24. );
    
25. wire A,B,C,D;
    
26. hc132 U1(
    
27.         .inA1(1'b0),
    
28.         .inA2(1'b0),
    
29.         .inB1(1'b0),
    
30.         .inB2(1'b1),
    
31.         .inC1(1'b1),
    
32.         .inC2(1'b0),
    
33.         .inD1(1'b1),
    
34.         .inD2(1'b1),
    
35.         .outA(A),
    
36.         .outB(B),
    
37.         .outC(C),
    
38.         .outD(D)
    
39. );
    
40. 
    
41. always @(posedge clk) begin
    
42.         if({A,B,C,D} == 4'b1110) begin
    
43.                 led <= 1'b0;
    
44.         end else begin
    
45.                 led <= 1'b1;
    
46.         end
    
47. end
    
48. endmodule
    

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