Quartus Verilog HDL/FPGA 组合逻辑模块实例化实现判断一个11位手机号码格式是否有效

HDL

1. module is_cell_phone_number(                //手机号格式判断模块
   
2.         input [34:0] number,                //35位宽 11位手机号 范围:13000000000~19999999999
   
3.         output ok                                        //有效输出1 无效输出0
   
4. );
   
5.         assign ok = (number >= 35'd13000000000 && number <= 35'd19999999999) ? 1'd1 : 1'd0;
   
6. endmodule
   
7. 
   
8. module main(
   
9.         input clk,                        //时钟输入
   
10.         output reg led                //低电平(计算正确)点亮
    
11. );
    
12. 
    
13. wire ok;
    
14. is_cell_phone_number U1(
    
15.         .number(35'd18888888888),
    
16.         .ok(ok)
    
17. );
    
18. 
    
19. always @(posedge clk) begin
    
20.         led <= !ok;
    
21. end
    
22. endmodule
    
23. 
    

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