Quartus Verilog HDL/FPGA 实现8位带进位输入与输出功能的二进制全加器 加法器电路

HDL

1. module bit8_full_adder(        //8位带进位输入与输出功能的二进制全加器 加法器电路
   
2.         input [7:0] Ain,                //[8位宽]被加数
   
3.         input [7:0] Bin,                //[8位宽]加数
   
4.         input Cin,                                //进位输入
   
5.         output [7:0] Sum,                //和
   
6.         output Cou                                //进位输出
   
7. );
   
8.         assign {Cou,Sum} = Ain + Bin + Cin;
   
9. endmodule
   
10. 
    
11. module main(
    
12.         input clk,                                //时钟输入
    
13.         output reg led                        //LED 低电平(计算正确) 点亮
    
14. );
    
15. wire [7:0] A = 8'd18;
    
16. wire [7:0] B = 8'd69;
    
17. wire C = 1'd1;
    
18. 
    
19. wire [7:0] Sum;
    
20. bit8_full_adder U1(
    
21.         .Ain(A),
    
22.         .Bin(B),
    
23.         .Cin(C),
    
24.         .Sum(Sum),
    
25.         .Cou()
    
26. );
    
27. always @(posedge clk) begin
    
28.         if(Sum == (A+B+C)) begin
    
29.                 led <= 1'd0;
    
30.         end else begin
    
31.                 led <= 1'd1;
    
32.         end
    
33. end
    
34. endmodule
    

复制代码