Quartus Verilog HDL/FPGA 实现驱动 28BYJ-48 四相八拍系列的步进电机的正转与反转

HDL

1. module stepper(                        //四相八拍28BYJ-48步进电机驱动模块
   
2.         //电机转子64个节拍转一圈 每个节拍转5.625度 输出轴减速比为64，则4096个节拍转一圈
   
3.         input clk,                                //节拍时钟 频率越高旋转越快 (最高1Khz,再高可能无法转动)
   
4.         input rst,                                //异步低电平复位 (停转复位使绕组断电)
   
5.         input to,                                //旋转方向 0:顺时针 1:逆时针
   
6.         output reg [3:0] out        //节拍输出,接步进电机 (ULN2003需5V供电)
   
7. );
   
8. 
   
9. reg [2:0] i;
   
10. initial i = 3'd0;
    
11. wire [3:0] beat [7:0];
    
12. assign beat[0] = 4'b0001;
    
13. assign beat[1] = 4'b0011;
    
14. assign beat[2] = 4'b0010;
    
15. assign beat[3] = 4'b0110;
    
16. assign beat[4] = 4'b0100;
    
17. assign beat[5] = 4'b1100;
    
18. assign beat[6] = 4'b1000;
    
19. assign beat[7] = 4'b1001;
    
20. 
    
21. always @(posedge clk or negedge rst) begin
    
22.         if(!rst) begin
    
23.                         i <= 3'd0;
    
24.                         out <= 4'b0000;
    
25.                 end else begin
    
26.                         i <= to ? (i + 3'd1) : (i - 3'd1);
    
27.                         out <= beat[i];
    
28.         end
    
29. end
    
30. endmodule
    
31. 
    
32. `define fosc 50000000        //有源晶振频率
    
33. module main(
    
34.         input clk,                                //有源晶振时钟
    
35.         output [3:0] out                //接步进电机
    
36. );
    
37. integer i;
    
38. integer j;
    
39. reg motor_clk;                //步进电机时钟 1Khz
    
40. reg to;                                //步进电机旋转方向
    
41. 
    
42. always @(posedge clk) begin
    
43.         i = i + 1;
    
44.         if(i >= `fosc/1000/2) begin
    
45.                 i = 0;
    
46.                 motor_clk <= !motor_clk;
    
47.         end
    
48. end
    
49. 
    
50. always @(posedge motor_clk) begin
    
51.         j = j + 1;
    
52.         if(j >= 4096) begin
    
53.                 j = 0;
    
54.                 to <= !to;
    
55.         end
    
56. end
    
57. 
    
58. stepper m1(
    
59.         .clk(motor_clk),
    
60.         .rst(1'd1),
    
61.         .to(to),
    
62.         .out(out)
    
63. );
    
64. 
    
65. endmodule
    

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