Quartus Verilog HDL/FPGA 函数实现 取颜色值(),取红色值(),取绿色值(),取蓝色值()

HDL

1. module main(
   
2.         input clk,                        //时钟输入
   
3.         output reg led                //低电平(计算正确)点亮
   
4. );
   
5. function [23:0] rgb;                //取颜色值 返回24位宽颜色值
   
6.         input [7:0] red;                //8位宽红色值:0~255
   
7.         input [7:0] green;        //8位宽绿色值:0~255
   
8.         input [7:0] blue;                //8位宽蓝色值:0~255
   
9.         begin
   
10.                 rgb = {blue,green,red};
    
11.         end
    
12. endfunction
    
13. 
    
14. function [7:0] red;                                //取红色值 返回8位宽
    
15.         input [23:0] rgb;                //24位宽颜色值
    
16.         begin
    
17.                 red = rgb[7:0];
    
18.         end
    
19. endfunction
    
20. 
    
21. function [7:0] green;                        //取绿色值 返回8位宽
    
22.         input [23:0] rgb;                //24位宽颜色值
    
23.         begin
    
24.                 green = rgb[15:8];
    
25.         end
    
26. endfunction
    
27. 
    
28. function [7:0] blue;                        //取蓝色值 返回8位宽
    
29.         input [23:0] rgb;                //24位宽颜色值
    
30.         begin
    
31.                 blue = rgb[23:16];
    
32.         end
    
33. endfunction
    
34. wire [23:0] color = 24'd12345678;
    
35. 
    
36. always @(posedge clk) begin
    
37.         if(rgb(8'd123,8'd234,8'd101) == 24'd6679163 && red(color) == 8'd78 && green(color) == 8'd97 && blue(color) == 8'd188) begin
    
38.                 led <= 1'd0;
    
39.         end else begin
    
40.                 led <= 1'd1;
    
41.         end
    
42. end
    
43. endmodule
    

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