Quartus Verilog HDL/FPGA 实现 74HC4015/74LS4015/CD4015 双路4级静态移位寄存器

HDL

1. module cd4015_son(                //CD4015子模块
   
2.         input D,                //移位数据
   
3.         input CLK,        //移位时钟 (上升沿触发)
   
4.         input R,                //异步上升沿清零
   
5.         output reg [3:0] Q        //[4位宽]移位锁存
   
6. );
   
7. initial Q = 4'b0;
   
8. always @(posedge CLK or posedge R) begin
   
9.         if(R) begin
   
10.                 Q <= 4'b0;
    
11.         end else begin
    
12.                 Q <= (Q << 4'b1) | D;
    
13.         end
    
14. end
    
15. endmodule
    
16. module cd4015(                //双路4级静态移位寄存器 VCC:Pin16 GND:Pin8
    
17.         //A组
    
18.         input D_A,                                //移位数据 Pin15
    
19.         input CLK_A,                        //移位时钟 (上升沿触发) Pin1
    
20.         input R_A,                                //异步上升沿清零 Pin14
    
21.         output [3:0] Q_A,                //[4位宽]移位锁存 Pin:2,11,12,13
    
22.         //B组
    
23.         input D_B,                //Pin7
    
24.         input CLK_B,        //Pin9
    
25.         input R_B,                //Pin6
    
26.         output [3:0] Q_B                //Pin:10,3,4,5
    
27. );
    
28. cd4015_son A(
    
29.         .D(D_A),
    
30.         .CLK(CLK_A),
    
31.         .R(R_A),
    
32.         .Q(Q_A)
    
33. );
    
34. cd4015_son B(
    
35.         .D(D_B),
    
36.         .CLK(CLK_B),
    
37.         .R(R_B),
    
38.         .Q(Q_B)
    
39. );
    
40. endmodule
    
41. 
    
42. module main(
    
43.         input clk,
    
44.         output out
    
45. );
    
46. wire [7:0] z;
    
47. cd4015 U1(
    
48.         .D_A(~z[5]),
    
49.         .CLK_A(clk),
    
50.         .R_A(1'b0),
    
51.         .Q_A(z[7:4]),
    
52.         .D_B(z[7]),
    
53.         .CLK_B(clk),
    
54.         .R_B(1'b0),
    
55.         .Q_B(z[3:0])
    
56. );
    
57. assign out = z[3];
    
58. endmodule
    

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