Quartus Verilog HDL/FPGA 实现 74HC374/74LS374 具有三态输出的八路边沿D类触发器

HDL

1. module hc374(                //具有三态输出的八路边沿D类触发器 VCC:Pin20 GND:Pin10
   
2.         input [7:0] D,        //锁存输入D Pin:18,17,14,13,8,7,4,3
   
3.         input OE,                //低电平使能输出 高电平高阻输出 Pin1
   
4.         input CLK,                //时钟(上升沿触发) Pin11
   
5.         output [7:0] Q        //锁存输出Q Pin:19,16,15,12,9,6,5,2
   
6. );
   
7. reg [7:0] R = 8'd0;
   
8. assign Q = OE ? 8'bz : R;
   
9. always @(posedge CLK) begin
   
10.         R <= D;
    
11. end
    
12. endmodule
    
13. 
    
14. module main(
    
15.         input clk,                //50Mhz输入 Pin17
    
16.         output out                //256分频输出 Pin40
    
17. );
    
18. wire [7:0] i;
    
19. hc374 U1(
    
20.         .D(i + 8'd1),
    
21.         .OE(1'b0),
    
22.         .CLK(clk),
    
23.         .Q(i)
    
24. );
    
25. assign out = i[7];
    
26. endmodule
    

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