Quartus Verilog HDL/FPGA 实现 74HC684/74LS684 8位等值/幅度比较器/数值大小比较器

HDL

1. module hc684(                                //8位等值/幅度比较器/数值大小比较器 VCC:Pin20 GND:Pin10
   
2.         input [7:0] P,                        //[8位宽] 被比较数P Pin:17,15,13,11,8,6,4,2
   
3.         input [7:0] Q,                        //[8位宽] 比较数Q Pin:18,16,14,12,9,7,5,3
   
4.         output P_EQU_Q,                //P等于Q输出0,否则输出1 Pin19
   
5.         output P_GTR_Q                        //P大于Q输出0,否则输出1 Pin1
   
6. );
   
7. 
   
8. assign P_EQU_Q = (P != Q);
   
9. assign P_GTR_Q = !(P > Q);
   
10. endmodule
    
11. 
    
12. module main(
    
13.         input clk,
    
14.         output out
    
15. );
    
16. 
    
17. reg [7:0] Q = 8'h00;
    
18. hc684 U1(
    
19.         .P(8'hA0),
    
20.         .Q(Q),
    
21.         .P_EQU_Q(),
    
22.         .P_GTR_Q(out)
    
23. );
    
24. always @(posedge clk) begin
    
25.         Q <= Q + 8'h01;
    
26. end
    
27. endmodule
    

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