Quartus Verilog HDL/FPGA 实现 74HC390/74LS390 双路二分频与五分频的十进制计数器

HDL

1. module hc390_son(                        //74HC390子模块
   
2.         input CKA,                                //时钟A (下降沿触发:Q[0]翻转)
   
3.         input CKB,                                //时钟B (下降沿触发:Q[3:1]计数,范围:0~4)
   
4.         input MR,                                //异步上升沿高电平清零
   
5.         output reg [3:0] Q        //[4位宽] 分频输出Q
   
6. );
   
7. initial Q = 4'b0000;
   
8. always @(negedge CKA or posedge MR) begin
   
9.         Q[0] <= MR ? 1'b0 : !Q[0];
   
10. end
    
11. 
    
12. always @(negedge CKB or posedge MR) begin
    
13.         if(MR) begin
    
14.                 Q[3:1] <= 3'b000;
    
15.         end else begin
    
16.                 if(Q[3:1] >= 3'b100) begin
    
17.                         Q[3:1] <= 3'b000;               
    
18.                 end else begin
    
19.                         Q[3:1] <= Q[3:1] + 3'b001;               
    
20.                 end
    
21.         end
    
22. end
    
23. endmodule
    
24. 
    
25. module hc390(                                //双路二分频与五分频的十进制计数器 VCC:Pin16 GND:Pin8
    
26.         //A组
    
27.         input CKA_A,                        //时钟A (下降沿触发:Q[0]翻转) Pin1
    
28.         input CKB_A,                        //时钟B (下降沿触发:Q[3:1]计数,范围:0~4) Pin4
    
29.         input MR_A,                                //异步上升沿高电平清零 Pin2
    
30.         output [3:0] Q_A,                //[4位宽] 分频输出Q Pin:7,6,5,3
    
31.         //B组
    
32.         input CKA_B,                        //Pin15
    
33.         input CKB_B,                        //Pin12
    
34.         input MR_B,                                //Pin14
    
35.         output [3:0] Q_B                //Pin:9,10,11,13
    
36. );
    
37. 
    
38. hc390_son A(
    
39.         .CKA(CKA_A),
    
40.         .CKB(CKB_A),
    
41.         .MR(MR_A),
    
42.         .Q(Q_A)
    
43. );
    
44. 
    
45. hc390_son B(
    
46.         .CKA(CKA_B),
    
47.         .CKB(CKB_B),
    
48.         .MR(MR_B),
    
49.         .Q(Q_B)
    
50. );
    
51. 
    
52. endmodule
    
53. 
    
54. module main(
    
55.         input clk,                        //有源晶振时钟输入 Pin17
    
56.         output out                        //100分频输出 Pin40
    
57. );
    
58. wire [3:0] QA;
    
59. wire [3:0] QB;
    
60. 
    
61. hc390 U1(
    
62.         .CKA_A(QA[3]),
    
63.         .CKB_A(clk),
    
64.         .MR_A(1'b0),
    
65.         .Q_A(QA),
    
66. 
    
67.         .CKA_B(QB[3]),
    
68.         .CKB_B(QA[0]),
    
69.         .MR_B(1'b0),
    
70.         .Q_B(QB)
    
71. );
    
72. 
    
73. assign out = QB[0];
    
74. endmodule
    

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