Quartus Verilog HDL/FPGA 实现 74HC365/74LS365 具有3态输出的6路缓冲器和线路驱动器

HDL

1. module hc365(                        //具有3态输出的6路缓冲器和线路驱动器 VCC:Pin16 GND:Pin8
   
2.         input [5:0] A,                //[6位宽] 信号输入 Pin:14,12,10,6,4,2
   
3.         input OE1,                        //使能控制1 Pin1        (OE1与OE2同时低电平有效,否则高阻)
   
4.         input OE2,                        //使能控制2 Pin15
   
5.         output [5:0] Y                //[6位宽] 信号输出 Pin:13,11,9,7,5,3
   
6. );
   
7. assign Y = (OE1 | OE2) ? 6'bz : A;
   
8. endmodule
   
9. 
   
10. module main(
    
11.         input clk,
    
12.         output reg led                //低电平(计算正确)点亮
    
13. );
    
14. wire [5:0] A = 6'b101010;
    
15. wire [5:0] B = 6'b110011;
    
16. 
    
17. wire [5:0] Y;
    
18. wire OE = 1'b0;
    
19. 
    
20. hc365 U1(
    
21.         .A(A),
    
22.         .OE1(OE),
    
23.         .OE2(OE),
    
24.         .Y(Y)
    
25. );
    
26. 
    
27. hc365 U2(
    
28.         .A(B),
    
29.         .OE1(!OE),
    
30.         .OE2(!OE),
    
31.         .Y(Y)
    
32. );
    
33. 
    
34. initial led = 1'b1;
    
35. always @(posedge clk) begin
    
36.         if(Y == 6'b101010) begin
    
37.                 led <= 1'b0;
    
38.         end else begin
    
39.                 led <= 1'b1;
    
40.         end
    
41. end
    
42. endmodule
    

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