Quartus Verilog HDL/FPGA 实现 74HC93 / 74LS93 具有清零功能的四位二进制纹波计数器

HDL

1. module hc93(                        //具有清零功能的四位二进制纹波计数器 VCC:Pin5 GND:Pin10 N/A:Pin:4,6,7,13
   
2.         input CKA,                        //下降沿QA翻转 Pin14
   
3.         input CKB,                        //下降沿QB,QC,QD计数+1 Pin1
   
4.         input R01,                        //清零控制位1 (R01与R02异步高电平清零计数) Pin2
   
5.         input R02,                        //清零控制位2 Pin3
   
6.         output reg QA,                //CKA二分频输出 Pin12
   
7.         output reg QB,                //CKB二分频输出 Pin9
   
8.         output reg QC,                //CKB四分频输出 Pin8
   
9.         output reg QD                //CKB八分频输出 Pin11
   
10. );
    
11. 
    
12. initial {QD,QC,QB,QA} = 4'b0000;
    
13. wire R = R01 & R02;
    
14. always @(negedge CKA or posedge R) begin
    
15.         QA <= R ? 1'b0 : !QA;
    
16. end
    
17. 
    
18. always @(negedge CKB or posedge R) begin
    
19.         {QD,QC,QB} <= R ? 3'b000 : {QD,QC,QB} + 3'b001;
    
20. end
    
21. 
    
22. endmodule
    
23. 
    
24. module main(
    
25.         input clk,                        //时钟输入
    
26.         output out                        //256分频输出
    
27. );
    
28. wire A;
    
29. wire B;
    
30. wire C;
    
31. hc93 U1(
    
32.         .CKA(clk),
    
33.         .CKB(A),
    
34.         .R01(1'b0),
    
35.         .R02(1'b0),
    
36.         .QA(A),
    
37.         .QB(),
    
38.         .QC(),
    
39.         .QD(B)
    
40. );
    
41. 
    
42. hc93 U2(
    
43.         .CKA(B),
    
44.         .CKB(C),
    
45.         .R01(1'b0),
    
46.         .R02(1'b0),
    
47.         .QA(C),
    
48.         .QB(),
    
49.         .QC(),
    
50.         .QD(out)
    
51. );
    
52. endmodule

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