Quartus Verilog HDL/FPGA 实现 74HC241/74LS241 具有三态输出2组4路缓冲器线路驱动器

HDL

1. module hc241(                                //具有三态输出2组4路缓冲器线路驱动器 VCC:Pin20 GND:Pin10
   
2.         input [3:0] A1,                //[4位宽] 1组输入 Pin:8,6,4,2
   
3.         input [3:0] A2,                //[4位宽] 2组输入 Pin:17,15,13,11
   
4.         input OE1,                                //低电平使能1组(Y1=A1) 高电平高阻
   
5.         input OE2,                                //高电平使能2组(Y2=A2) 低电平高阻
   
6.         output [3:0] Y1,                //[4位宽] 1组输出 Pin:12,14,16,18
   
7.         output [3:0] Y2                //[4位宽] 2组输出 Pin:3,5,7,9
   
8. );
   
9. assign Y1 = OE1 ? 4'bzzzz : A1;
   
10. assign Y2 = OE2 ? A2 : 4'bzzzz;
    
11. endmodule
    
12. 
    
13. module main(
    
14.         input clk,
    
15.         output reg led                        //低电平(计算正确) 点亮
    
16. );
    
17. 
    
18. wire [7:0] A = 8'hA5;
    
19. wire [7:0] Y;
    
20. 
    
21. hc241 U1(
    
22.         .A1(A[7:4]),
    
23.         .A2(A[3:0]),
    
24.         .OE1(1'b0),
    
25.         .OE2(1'b1),
    
26.         .Y1(Y[7:4]),
    
27.         .Y2(Y[3:0])
    
28. );
    
29. 
    
30. always @(posedge clk) begin
    
31.         if(A == Y) begin
    
32.                 led <= 1'b0;
    
33.         end else begin
    
34.                 led <= 1'b1;
    
35.         end
    
36. end
    
37. endmodule
    

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