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Quartus Verilog HDL/FPGA 实现 74HC367/74LS367 具有3态输出的6路缓冲器和线路驱动器

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发表于 2023-5-1 08:29:43 | 显示全部楼层 |阅读模式
main.png
  1. module hc367(                                //具有3态输出的6路缓冲器和线路驱动器 VCC:Pin16 GND:Pin8
  2.         //1组
  3.         input [3:0] A1,                //[4位宽] 信号输入1 Pin:10,6,4,2
  4.         input OE1,                                //低电平使能:Y1=A1 高电平高阻 Pin1
  5.         output [3:0] Y1,                //[4位宽] 信号输出1 Pin:9,7,5,3
  6.         //2组
  7.         input [1:0] A2,                //[2位宽] 信号输入2        Pin:14,12
  8.         input OE2,                                //低电平使能:Y2=A2 高电平高阻 Pin15
  9.         output [1:0] Y2                //[2位宽] 信号输出2 Pin:13,11
  10. );
  11. assign Y1 = OE1 ? 4'bzzzz : A1;
  12. assign Y2 = OE2 ? 2'bzz : A2;
  13. endmodule

  14. module main(
  15.         input clk,
  16.         output reg led                //低电平(计算正确)点亮
  17. );
  18. wire [5:0] A = 6'b110010;
  19. wire [5:0] Y;

  20. hc367 U1(
  21.         .A1(A[5:2]),
  22.         .A2(A[1:0]),
  23.         .OE1(1'b0),
  24.         .OE2(1'b0),
  25.         .Y1(Y[5:2]),
  26.         .Y2(Y[1:0])
  27. );

  28. always @(posedge clk) begin
  29.         if(A === Y) begin
  30.                 led <= 1'b0;
  31.         end else begin
  32.                 led <= 1'b1;
  33.         end
  34. end
  35. endmodule
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