Quartus Verilog HDL/FPGA 实现 74HC148/74LS148 8线 - 3线优先编码器 (反向输入输出)

HDL

1. module hc148(                                        //8线 - 3线优先编码器 (反向输入输出) VCC:Pin16 GND:Pin8
   
2.         input [7:0] D,                                //[8位宽]编码输入 Pin:4,3,2,1,13,12,11,10
   
3.         input EI,                                        //选通输入 (低电平使能) Pin5
   
4.         output reg [2:0] A,                //[3位宽]编码输出 Pin:6,7,9
   
5.         output GS,                                        //有编码输入则输出低电平 Pin14
   
6.         output EO                                        //选通输出 Pin15
   
7. );
   
8. reg [2:0] b;
   
9. assign GS = EI | (&D);
   
10. assign EO = |{EI,~D};
    
11. always @(*) begin
    
12.         A = 3'd7;
    
13.         b = 3'd0;
    
14.         if(!EI) begin
    
15.                 repeat(8) begin
    
16.                         if(!D[b]) A = ~b;
    
17.                         b = b + 3'd1;
    
18.                 end
    
19.         end
    
20. end
    
21. endmodule
    
22. 
    
23. module main(
    
24.         input clk,                                        //50Mhz 有源晶振 Pin17
    
25.         //接逻辑分析仪
    
26.         output [2:0] A,
    
27.         output GS,
    
28.         output EO,
    
29.         output reg clkB                        //50Khz输出
    
30. );
    
31. //50Mhz分频50Khz
    
32. reg [7:0] D = 8'd0;
    
33. integer i;
    
34. always @(posedge clk) begin
    
35.         i = i + 1;
    
36.         if(i >= 500) begin
    
37.                 i = 0;
    
38.                 clkB <= !clkB;
    
39.         end
    
40. end
    
41. 
    
42. hc148 U1(
    
43.         .D(D),
    
44.         .EI(1'b0),
    
45.         .A(A),
    
46.         .GS(GS),
    
47.         .EO(EO)
    
48. );
    
49. 
    
50. always @(posedge clkB) begin
    
51.         D <= D + 8'd1;
    
52. end
    
53. endmodule
    

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