Quartus Verilog HDL/FPGA 实现 74HC153 / 74LS153 双路四选一数据选择器/多路复用器

HDL

1. module hc153(                                //双路四选一数据选择器/多路复用器 VCC:Pin16 GND:Pin8
   
2.         input [3:0] X1,                //[4位宽] 译码1输入 Pin:3,4,5,6
   
3.         input [3:0] X2,                //[4位宽] 译码2输入 Pin:13,12,11,10
   
4.         input A,                                        //地址线A(低位) Pin14
   
5.         input B,                                        //地址线B(高位) Pin2
   
6.         input E1,                                //低电平使能译码1 高电平输出低电平 Pin1
   
7.         input E2,                                //低电平使能译码2 Pin15
   
8.         output Y1,                                //译码1输出 Pin7
   
9.         output Y2                                //译码2输出 Pin9
   
10. );
    
11. 
    
12. assign Y1 = E1 ? 1'b0 : X1[{B,A}];
    
13. assign Y2 = E2 ? 1'b0 : X2[{B,A}];
    
14. endmodule
    
15. 
    
16. module main(
    
17.         input clk,                //50Mhz输入 Pin17
    
18.         output outA,        //25Mhz输出 Pin40
    
19.         output outB                //12.5Mhz输出 Pin42
    
20. );
    
21. 
    
22. reg A,B;
    
23. 
    
24. hc153 U1(
    
25.         .X1(4'b1010),
    
26.         .X2(4'b1100),
    
27.         .A(A),
    
28.         .B(B),
    
29.         .E1(1'b0),
    
30.         .E2(1'b0),
    
31.         .Y1(outA),
    
32.         .Y2(outB)
    
33. );
    
34. 
    
35. always @(posedge clk) begin
    
36.         {B,A} <= {B,A} + 2'b1;
    
37. end
    
38. endmodule
    

复制代码