Quartus Verilog HDL/FPGA 实现 74HC155 / 74LS155 二组带使能控制的二线到四线译码器

HDL

1. module hc155(                        //二组带使能控制的二线到四线译码器 VCC:Pin16 GND:Pin8
   
2.         input A,                                //译码地址低位 Pin13
   
3.         input B,                                //译码地址高位 Pin3
   
4.         input C1,                        //使能控制位C1 Pin1
   
5.         input E1,                        //使能控制位E1 Pin2
   
6.         output reg [3:0] Y1,        //[4位宽]译码输出Y1 (C1高电平且E1低电平使能) Pin:4,5,6,7
   
7.         input C2,                                //使能控制位C2 Pin15
   
8.         input E2,                                //使能控制位E2 Pin14
   
9.         output reg [3:0] Y2        //[4位宽]译码输出Y2 (C2低电平且E2低电平使能) Pin:12,11,10,9
   
10. );
    
11. always @(*) begin
    
12.         {Y1,Y2} = 8'hFF;
    
13.         if(C1 && !E1) begin
    
14.                 Y1 = ~(4'b1 << {B,A});
    
15.         end
    
16.         if(!C2 && !E2) begin
    
17.                 Y2 = ~(4'b1 << {B,A});
    
18.         end
    
19. end
    
20. endmodule
    
21. 
    
22. module main(
    
23.         input clk,                //50Mhz输入        Pin17
    
24.         output out                //12.5Mhz输出 Pin40
    
25. );
    
26. wire [3:0] Y;
    
27. reg A,B;
    
28. hc155 U1(
    
29.         .A(A),
    
30.         .B(B),
    
31.         //.C1(),
    
32.         //.E1(),
    
33.         //.Y1(),
    
34.         .C2(1'b0),
    
35.         .E2(1'b0),
    
36.         .Y2(Y)
    
37. );
    
38. always @(posedge clk) begin
    
39.         {B,A} <= {B,A} + 2'b1;
    
40. end
    
41. assign out = &Y[1:0];
    
42. endmodule
    

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