Quartus Verilog HDL/FPGA 实现 74HC375/74LS375 具有正反输出的4位双稳态透明D锁存器

HDL

1. module hc375(                                //具有正反输出的4位双稳态透明D锁存器 VCC:Pin16 GND:Pin8
   
2.         input [3:0] D,                        //[4位宽] 信号输入 Pin:15,9,7,1
   
3.         input E01,                                //高电平Q[1:0]与D[1:0]透明 低电平锁存 Pin4
   
4.         input E23,                                //高电平Q[3:2]与D[3:2]透明 低电平锁存 Pin12
   
5.         output reg [3:0] Q,        //[4位宽] 正向输出 Pin:13,11,5,3
   
6.         output [3:0] _Q                //[4位宽] 反向输出 Pin:14,10,6,2
   
7. );
   
8. assign _Q = ~Q;
   
9. always @(*) begin
   
10.         if(E01) begin
    
11.                 Q[1:0] <= D[1:0];
    
12.         end
    
13.         if(E23) begin
    
14.                 Q[3:2] <= D[3:2];       
    
15.         end
    
16. end
    
17. endmodule
    
18. 
    
19. module main(
    
20.         input clk,                        //时钟输入
    
21.         output out                        //16分频输出
    
22. );
    
23. wire [3:0] E;
    
24. wire [3:0] Q;
    
25. 
    
26. hc375 U1(
    
27.         .D(Q + 4'b0001),
    
28.         .E01(!clk),
    
29.         .E23(!clk),
    
30.         .Q(E),
    
31.         ._Q(),
    
32. );
    
33. 
    
34. hc375 U2(
    
35.         .D(E),
    
36.         .E01(clk),
    
37.         .E23(clk),
    
38.         .Q(Q),
    
39.         ._Q(),
    
40. );
    
41. assign out = Q[3];
    
42. endmodule
    

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