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Quartus Verilog HDL/FPGA 实现 74HC352 / 74LS352 带使能的二组四选一反向输出选择器

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发表于 2023-5-18 16:33:16 | 显示全部楼层 |阅读模式
main.png
  1. module hc352(        //带使能的二组四选一反向输出选择器 VCC:Pin16 GND:Pin8
  2.         input A,                //地址低位 Pin14
  3.         input B,                //地址高位 Pin2
  4.         //1组
  5.         input [3:0] C1,                //[4位宽] 译码输入C1 Pin:3,4,5,6
  6.         input E1,                                //使能控制位 (低电平允许译码) Pin1
  7.         output Y1,                                //反向译码输出Y1 (E1高电平,输出高电平) Pin7
  8.         //2组
  9.         input [3:0] C2,                //[4位宽] 译码输入C2 Pin:13,12,11,10
  10.         input E2,                                //使能控制位 Pin15
  11.         output Y2                                //反向译码输出Y2 Pin9
  12. );
  13. assign Y1 = E1 ? 1'b1 : !C1[{B,A}];
  14. assign Y2 = E2 ? 1'b1 : !C2[{B,A}];
  15. endmodule

  16. module main(
  17.         input clk,                        //50Mhz时钟输入
  18.         output Y1,                        //25Mhz输出
  19.         output Y2                        //12.5Mhz输出
  20. );

  21. reg A,B;

  22. hc352 U1(
  23.         .A(A),
  24.         .B(B),
  25.         .C1(4'b1010),
  26.         .E1(1'b0),
  27.         .Y1(Y1),
  28.         .C2(4'b1100),
  29.         .E2(1'b0),
  30.         .Y2(Y2)
  31. );

  32. always @(posedge clk) begin
  33.         {B,A} <= {B,A} + 2'b01;
  34. end
  35. endmodule
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