Quartus Verilog HDL/FPGA 实现 CD4514/74HC4514 带使能的四位锁存器/4至16线路解码器

HDL

1. module cd4514(                        //带使能的四位锁存器/4至16线路解码器 VCC:Pin24 GND:Pin12
   
2.         input A,                                //译码地址A(低位) Pin2
   
3.         input B,                                //译码地址B Pin3
   
4.         input C,                                //译码地址C Pin21
   
5.         input D,                                //译码地址D(高位) Pin22
   
6.         input INH,                        //低电平使能译码 高电平禁止(Q输出0) Pin23
   
7.         input STB,                        //高电平透明 低电平锁存 Pin1
   
8.         output [15:0] Q        //[16位宽] 译码输出 Pin:15,16,13,14,19,20,17,18,4,5,6,7,8,10,9,11
   
9. );
   
10. 
    
11. reg [3:0] i = 4'b0;
    
12. assign Q = (!INH) << i;
    
13. always @(*) begin
    
14.         if(STB) begin
    
15.                 i <= {D,C,B,A};
    
16.         end
    
17. end
    
18. endmodule
    
19. 
    
20. module main(
    
21.         input clk,
    
22.         output [15:0] Q
    
23. );
    
24. 
    
25. reg A,B,C,D;
    
26. initial {A,B,C,D} = 4'd0;
    
27. 
    
28. cd4514 U1(
    
29.         .A(A),
    
30.         .B(B),
    
31.         .C(C),
    
32.         .D(D),
    
33.         .INH(1'b0),
    
34.         .STB(1'b1),
    
35.         .Q(Q)
    
36. );
    
37. 
    
38. always @(posedge clk) begin
    
39.         {D,C,B,A} <= {D,C,B,A} + 4'd1;
    
40. end
    
41. endmodule
    

复制代码