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Quartus Verilog HDL/FPGA 实现 74HC135/74LS135 二组五进二出异或门 同或门 异或非门

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发表于 2023-6-1 08:09:01 | 显示全部楼层 |阅读模式
main.png
  1. module hc135(                //二组五进二出异或门 同或门 异或非门 VCC:Pin16 GND:Pin8
  2.         //A组
  3.         input A1A,                //输入A1 Pin1
  4.         input B1A,                //输入B1 Pin2
  5.         input CA,                //输入C 低电平:异或 高电平:同或 Pin4
  6.         input A2A,                //输入A2 Pin5
  7.         input B2A,                //输入B2 Pin6
  8.         output Y1A,                //输出Y1 Pin3
  9.         output Y2A,                //输出Y2 Pin7
  10.         //B组
  11.         input A1B,                //输入A1 Pin10
  12.         input B1B,                //输入B1 Pin11
  13.         input CB,                //输入C 低电平:异或 高电平:同或 Pin12
  14.         input A2B,                //输入A2 Pin14
  15.         input B2B,                //输入B2 Pin15
  16.         output Y1B,                //输出Y1 Pin9
  17.         output Y2B                //输出Y2 Pin13
  18. );

  19. assign Y1A = ^{A1A,B1A,CA};
  20. assign Y2A = ^{A2A,B2A,CA};
  21. assign Y1B = ^{A1B,B1B,CB};
  22. assign Y2B = ^{A2B,B2B,CB};
  23. endmodule

  24. module main(                               
  25.         input clk,                                //时钟输入
  26.         output reg led                        //低电平(计算正确)点亮
  27. );
  28. reg [9:0] in = 10'd0;
  29. wire [3:0] out;

  30. hc135 U1(
  31.         .A1A(in[9]),
  32.         .B1A(in[8]),
  33.         .CA(in[7]),
  34.         .A2A(in[6]),
  35.         .B2A(in[5]),
  36.         .Y1A(out[3]),
  37.         .Y2A(out[2]),

  38.         .A1B(in[4]),
  39.         .B1B(in[3]),
  40.         .CB(in[2]),
  41.         .A2B(in[1]),
  42.         .B2B(in[0]),
  43.         .Y1B(out[1]),
  44.         .Y2B(out[0])
  45. );

  46. always @(posedge clk) begin
  47.         in <= in + 10'd1;
  48.         if(out[3] == ^in[9:7] && out[2] == ^in[7:5] && out[1] == ^in[4:2] && out[0] == ^in[2:0]) begin
  49.                 led <= 1'b0;
  50.         end else begin
  51.                 led <= 1'b1;
  52.         end
  53. end
  54. endmodule
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